1 组合逻辑回答什么问题
H3 把布尔式与门的语义说清了；本课把这些门连成网络，实现当前输入到达后输出就被唯一决定的功能块。加法器、比较器、多路选择器、译码器都是组合逻辑的典型成员。它们不记住此前发生过什么；若需要记住，就进入 H5 的时序逻辑。
在系统里，组合块通常夹在寄存器之间：寄存器提供稳定输入，组合网在时钟周期内算完，下一寄存器采样输出。本课先把中间的组合网讲透，寄存器规则留给 H5。云上的无状态策略求值、安全组匹配，也可以用同一分界来思考：有没有必须记住的会话？
本课目标有 5 项：解释半加器与全加器；理解行波进位的延迟随位宽增长；用比较器与 MUX 描述选择；用译码器理解地址到线路；估算门网级数并指出关键路径。不做 HDL 长文，不讲触发器内部。
与纯布尔课的差别在于结构复用。4 位加法若对 8 输入写真写真值表，行数是 256，还能勉强手写；32 位就不可能。工程上用 1 位全加器重复 n 次，并用进位链连接。方法从穷举转向构造与归纳，这是本课的核心转折。
阅读建议：先会画 1 位全加器端口，再串联成 2 位与 4 位，亲手算几组进位；然后学 MUX 与译码；最后才谈延迟滑块。不要一上来背超前进位公式。
2 半加器与全加器
半加器有 2 个输入 A、B，2 个输出：和 S 与进位 C。定义 S = A⊕B，C = A∧B。真值表 4 行：00→S=0,C=0；01→1,0；10→1,0；11→0,1。它不能处理低位来的进位，所以叫半加器。
全加器增加进位输入 Cin，输出 S 与 Cout。S = A⊕B⊕Cin。Cout 可用 (A∧B)∨(Cin∧(A⊕B))，也可用多数式 (A∧B)∨(A∧Cin)∨(B∧Cin)。2 种写法必须用 8 行表证明等价后才能互换实现。
核对例子：A,B,Cin = 1,0,1。S = 1⊕0⊕1 = 0；Cout = (1∧0)∨(1∧(1⊕0)) = 0∨1 = 1。十进制理解：1+0+1=2，写成二进制和 0、进位 1。再核 1,1,1：和 1、进位 1，因为 3 = 2+1。
把 1 位全加器记作 FA。n 位加法由 n 个 FA 串联：第 i 位 Cout 接到第 i+1 位 Cin，称为行波进位加法器。最低位 Cin 常接 0；最高位 Cout 表示是否需要更多位来保存结果。无符号场景下 Cout=1 且结果位宽固定时，常解释为溢出；有符号溢出规则不同，必须单独定义。
4 位例：0101 + 0011，Cin=0。位0：1+1+0 → S0=0 Cout=1。位1：0+1+1 → S1=0 Cout=1。位2：1+0+1 → S2=0 Cout=1。位3：0+0+1 → S3=1 Cout=0。得 1000，即 8，与 5+3 一致。把 Cin 改成 1 再算一遍，结果应加 1。
减法可用加补码：A - B = A + ¬B + 1，其中 +1 可送入 Cin。这把 H2 的补码与本课加法器接起来。教学上先把加法做稳，再打开减法开关。
3 行波进位与延迟级数
每个门有传播延迟。教学上把与、或、异或都抽象成 1 级延迟单位，以便比较结构，而不是读取某工艺手册的纳秒。半加器的 S 经 1 级异或，C 经 1 级与。全加器的 S 经 2 级异或；Cout 路径常经过异或与或与，粗算约 2～3 级，取决于画法。
行波进位的最坏情况是进位从位 0 传到位 n-1。若每位进位逻辑约 d 级，则最坏约 n·d 级。n 从 8 到 32 时，延迟近似线性变差。这就是行波结构简单但慢的原因。
超前进位、进位选择等结构用更多硬件换更短关键路径。本课只要求能解释「可用面积换时间」，不要求推导生成元与传播元公式。方案中写明位宽、结构家族、可接受的级数上界即可。
关键路径是组合网里延迟最长的那条有向路径。设计评审应标出起点端口、终点端口与中间门类型。当组合块被同步封装时，该路径延迟必须小于时钟周期减去建立时间等预算；具体数字归时序课，本课先练「找最长链」。
毛刺：多路径汇合或选择线变化时，输出可能短暂错误。若输出直接异步使用，毛刺可能被放大；若进入寄存器采样，通常在窗内稳定即可。知道毛刺存在，是安全使用组合输出的前提。
4 比较器：相等与大小
1 比特相等 Eq = ¬(A⊕B)。多比特相等是各比特 Eq 的与；只要 1 位不同，整体不等。不等输出是相等的非，也可先对各比特异或再或起来。
无符号大小比较可自高位向下：若最高位 A=1,B=0 则 A>B；若 A=0,B=1 则 A<B；若相等则考察次高位。也可用减法看借位或用加法器做 A+¬B+1，再解释符号/借位，但必须与有符号规则分开。
有符号补码比较不能直接套用无符号「看最高位谁为 1」。例如 4 位补码 1000 表示 -8，其最高位为 1，但数值小于 0111 的 7。方案必须写清比较模式，硬件脚位或软核参数也要一致。
案例：版本号无符号比较、温度有符号比较，二者若共用比较器 IP，却忘了配模式，会出现温度分支颠倒。用 2 组向量分别验收无符号与有符号。
5 多路选择器与译码器
2 选 1 MUX：选择线 S，输入 I0、I1，输出 Y=(¬S∧I0)∨(S∧I1)。S=0 选 I0，S=1 选 I1。扩展到 4 选 1 可用 2 位选择线，或用 3 个 2 选 1 搭 2 级树。选择线接错是高频缺陷。
MUX 出现在数据路径旁路、操作数选择、简易可编程逻辑中。它把「控制决定数据从哪来」表达成组合函数。写规格时同时给出选择编码表与数据位宽。
译码器把 n 位输入变成最多 2^n 根独热线：同一时刻至多 1 根为 1。2-4 译码：AB=00→Y0，01→Y1，10→Y2，11→Y3。带使能 EN 时，EN=0 可使全 0，避免误选。
译码常用于地址到片选。若 2 个片选同时为 1，可能多驱动总线。组合层真值表「各自正确」仍可能在系统层冲突，因此要使能条件互斥并做上电默认。
6 门网设计步骤与化简目标
推荐流程：确认组合属性与端口；写出真值表或结构化描述；选择构造（FA 阵列、MUX 树、译码）；局部化简或映射库单元；标注关键路径；准备验收向量。
化简目标可能冲突：最少门、最少级数、最少字面量、映射与非库。必须写优先级。可读的命名子句优于不可读的最短式，延续 H3 的教训。
多输出共享：全加器内部 A⊕B 可同时服务 S 与 Cout。提取公共项能降面积，但要更新延迟估计，因为负载变大可能影响级数现实值。
不要对大位宽加法器走最小项穷举。结构归纳 + 向量集才是可扩展方法。对控制型小函数（例如 3 输入优先级编码）仍可真值表起步。
7 常见坑
坑 1：组合环。输出未经寄存器又喂回输入，可能振荡。本课合法结构应为有向无环。
坑 2：忽视进位链，误以为并排异或等于多位加法。
坑 3：MUX 选择毛刺导致输出毛刺；在同步边界外使用危险。
坑 4：译码使能接错，上电多片选中。
坑 5：有符号与无符号比较模式混用。
坑 6：向量过少。n 位加法至少覆盖全 0、全 1、0111…+0001 进位链、随机组、Cin=1。
坑 7：把软件大 O 直接贴到门级延迟。硬件并行与串行进位是另一套模型。
8 案例：4 位加法与简易 ALU 切片
案例 A：4 位行波加法器端口 A[3:0],B[3:0],Cin,S[3:0],Cout。向量示例：0+0+0；15+1+0 得 0 且 Cout=1；7+1+0 得 8；10+5+1 按进位规则手算核对。每条向量记录期望十六进制。
案例 B：1 比特 ALU 切片。Op=0 输出 A∧B，Op=1 输出 A∨B，用 MUX 选择。再扩 Op 宽到 2 位，可加入异或与直通。加法需要单独进位通道，不能只靠 MUX。
案例 C：寄存器写译码。地址低 2 位进 2-4 译码，EN=写使能。写使能为 0 时输出全 0，防止误写。波形上应看到 EN 与地址稳定后再出现独热。
案例 D：比较后选择。先比较 A 与 B，用 MUX 选较大者输出，构成无符号 max。有符号 max 换比较器模式。
9 与系统软件的对应
程序 if/else 在硬件中常分解为比较 + 控制流，或比较 + MUX 数据选择。软件顺序语义与状态丰富，不能把语句逐行译成门。更贴切的是：位运算对应与或异或非；算术加对应加法器；条件表达式中的值选择对应 MUX。
语言中的整型 + 通常是模 2^n 加法，对应丢弃 Cout 或把 Cout 映到溢出标志。规格要写清溢出策略，否则软硬件联调会对「对错」争论不休。
并行：硬件 32 位加 1 次完成各位，但进位仍可能串行传播；软件循环 32 次位移加是另一模型。用延迟级数谈论硬件，用指令计数谈论软件，不要混用单位。
排障口令：看到错误和，先查 Cin 是否被错误接地或悬空；看到比较颠倒，先查有符号模式；看到总线冲突，先查译码独热与使能。
深入推演：证明全加器2 种 Cout 写法等价时，不要只抽 2 行。把 Cin 当第三人，用多数表决理解：3 人里至少 2 人同意则进位为 1。这与 H3 的 Maj 函数一致，可复用最小项 011、101、110、111。
对行波链做最坏路径标注时，从位 0 的 Cin 走到位 n-1 的 Cout，列出经过的门类型序列。若某位用了更慢的库单元，整链估计要更新。不要假设每位延迟相同却又在方案里混用不同单元。
MUX 树验收：对 4 选 1，选择码 00 到 11 各送不同常数输入，例如 0x1、0x2、0x4、0x8，观察输出是否等于对应常数。这比输入全绑同一值更能发现接线交换。
译码与使能：画一张时间说明，EN 从 0→1 时地址已稳定至少 1 个教学时间单位。虽然组合无时钟，仍可用「先稳定控制、再打开使能」降低教学上的风险叙述。
实验室纸笔：画 1 位 FA；串 2 位并算 01+01、11+01；写 2 选 1 与 2-4 译码表；标 2 位行波关键路径；设计含进位链的 4 条向量；用 MUX 做 max 的草图。
术语对照：half adder、full adder、ripple carry、carry lookahead（名词）、multiplexer、decoder、critical path、one-hot、ALU slice。
方法转折再强调：布尔穷举服务小控制函数；算术与规则结构服务数据通路。两者都要会，且知道何时切换。
扩展讨论 1：在 n=8 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 24 级。若时钟教学预算只有 19 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 2：在 n=9 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 27 级。若时钟教学预算只有 22 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 3：在 n=10 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 30 级。若时钟教学预算只有 25 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 4：在 n=11 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 33 级。若时钟教学预算只有 28 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 5：在 n=12 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 36 级。若时钟教学预算只有 31 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 6：在 n=13 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 39 级。若时钟教学预算只有 34 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 7：在 n=14 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 42 级。若时钟教学预算只有 37 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 8：在 n=15 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 45 级。若时钟教学预算只有 40 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 9：在 n=16 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 48 级。若时钟教学预算只有 43 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 10：在 n=17 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 51 级。若时钟教学预算只有 46 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 11：在 n=18 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 54 级。若时钟教学预算只有 49 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 12：在 n=19 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 57 级。若时钟教学预算只有 52 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 13：在 n=20 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 60 级。若时钟教学预算只有 55 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 14：在 n=21 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 63 级。若时钟教学预算只有 58 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 15：在 n=22 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 66 级。若时钟教学预算只有 61 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 16：在 n=23 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 69 级。若时钟教学预算只有 64 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 17：在 n=24 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 72 级。若时钟教学预算只有 67 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 18：在 n=25 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 75 级。若时钟教学预算只有 70 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 19：在 n=26 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 78 级。若时钟教学预算只有 73 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 20：在 n=27 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 81 级。若时钟教学预算只有 76 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 21：在 n=28 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 84 级。若时钟教学预算只有 79 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 22：在 n=29 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 87 级。若时钟教学预算只有 82 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 23：在 n=30 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 90 级。若时钟教学预算只有 85 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 24：在 n=31 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 93 级。若时钟教学预算只有 88 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 25：在 n=32 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 96 级。若时钟教学预算只有 91 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 26：在 n=33 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 99 级。若时钟教学预算只有 94 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 27：在 n=34 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 102 级。若时钟教学预算只有 97 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 28：在 n=35 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 105 级。若时钟教学预算只有 100 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 29：在 n=36 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 108 级。若时钟教学预算只有 103 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 30：在 n=37 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 111 级。若时钟教学预算只有 106 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 31：在 n=38 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 114 级。若时钟教学预算只有 109 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
扩展讨论 32：在 n=39 位行波加法器上，假设每位进位逻辑 3 级，最坏路径约 117 级。若时钟教学预算只有 112 级，则必须换结构或降位宽，或拆成多拍（那是时序方案）。把该判断写成方案里的「不可行条件」，避免只画功能框图却忽略延迟。同时准备 2 组向量验证低位进位确实影响高位：例如低 4 位全 1 加 1。
放进方案里
组合逻辑块交付前，把下列条目写进方案，避免 H5 与系统集成返工：
- 端口表：位宽、方向、有符号否；组合块无复位脚，除非外层封装需要。
- 功能定义：真值表、结构引用或分段说明；给出选择编码与算术溢出语义。
- 结构选型：行波或其他加法结构；MUX 树级数；译码是否带使能。
- 延迟预算：教学级数或库延迟上界；关键路径的起点与终点。
- 验收向量：全 0、全 1、进位链、Cin=1、比较边界、使能关闭、随机若干。
- 禁止项：组合环、多驱动、未定义选择码的默认行为未说明。
- 与时序边界：输出将在哪一拍采样，建立保持预算的责任方。
- 命名与位序：LSB/MSB、索引方向与波形图、文档截图一致。
- 模式开关：有符号比较、溢出如何上报，必须可测。
- 变更记录：改动进位结构或选择编码时同步更新向量。
复查端口与向量编号是否一致。
把检查表打印成 1 页：端口、功能、结构、延迟、向量、禁止项、时序边界、命名、模式、变更。缺项不得进入实现。
此外写明仿真与板上差异：教学向量在仿真通过后，板上仍需检查使能上电默认与多驱动保护。把责任人、冻结日期与向量文件路径写进检查表末行，避免口头冻结。若延迟预算临时放宽，必须记录原因与回退条件，不能只改图不改字。 把验收证据附上：仿真日志路径或纸笔照片编号、向量表哈希或版本号、关键路径草图。若暂时无法测有符号模式，应在风险表登记，而不是静默当作无符号。发布前再读一遍禁止项：组合环、多驱动、未定义选择码，3 项任一命中即打回。 执行双向检查：由向量推行为，由结构生成向量，闭合后冻结版本。双人交叉可降低漏测。
10 小结：下一课引入状态
本课把门组成加法、比较、选择与译码等组合块，并建立行波进位与延迟级数直觉。下一课 H5 引入时钟与触发器，讨论状态如何保存。
自测：默写 1 位全加器 8 行；手算 4 位 0101+0011；估算 8 位行波最坏路径量级；写出 2 选 1 公式；说明译码独热；列出 4 条加法向量。通过后再学 H5。
下一课转向 H5 时序逻辑电路：把本章验收过的结论带进后续主题，写成可检查的方案约束。